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| 製品 |
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| ARMは、製品化期間を短縮し、シリコン面積と性能において妥協のない設計上の選択肢を提供するため、システムオンチップ設計向けの総合的なフィジカルIPプラットフォーム群の提供に努めています。毎月何千人もの登録ユーザ、何百社もの設計会社がARMのフィジカルIPをダウンロードしており、その実績は、SoC設計を成功させる再使用可能IPの高品質を裏付けています。 |
| ARMのArtisanフィジカルIP製品群は、AdvantageTM、MetroTM、VelocityTMの3つのプラットフォームで構成され、それに以下が含まれます。 |
アナログ・タイミングIP
- デスキューPLL（フェーズロックドループ）
- デスキューDLL（フェーズロックドループ）
- CDR（クロック／データ・リカバリPLL）
- 乗算器（M/N）クロックシンセサイザPLL
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メモリ・ジェネレータ
- Flex-RepairTM冗長機能をオプションで備えたシングル／デュアルポートSRAM
- シングル／デュアルポート・レジスタ・ファイル
- ディフュージョン／ビアプログラマブルROM
- 速度、面積、消費電力を最適化したアーキテクチャ
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スタンダード・セル
- 高集積度、低消費電力から超高性能まで、幅広いアプリケーションに対応する総合的なスタンダード・セル・ライブラリ群
- 性能、消費電力、実装面積のバランスの取れたアプリケーションに適したAdvantageおよびSAGE-Xスタンダード・セル
- 高集積度と低消費電力を重視するアプリケーションに適したMetroスタンダード・セル
- 高性能設計に適したAdvantage-HSおよびSAGE-HSスタンダード・セル
- 動的電力とリーク電力をアクティブに削減するARMパワー・マネジメント・キット
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シリアル高速PHYとDDR PHY
- PCI-Express® Gen1、Gen2対応PHY
- XAUI/1-3.2GbpsバックプレーンPHY
- CEI-6 (SR)、XAUI/1-6.4GbpsバックプレーンPHY
- シリアルATA 1&2 PHY
- DDR1、DDR2、GDDR3、MDDR PHY
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汎用入出力
- 多様な入力レベルに対応：LVCMOS、LVTTL、CMOS
- 幅広い駆動電流：2、4、8、16、24 mA
- 出力ドライバにおける3つのスルーレート制御レベル
- 強力なESD保護機能とラッチアップ耐性
- スタッガード（パッド制限）、インライン（コア制限）、フリップチップ構成
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特殊入出力
- 以下を含む業界標準対応入出力
- LVDS、SSTL、HSTL、PCI/X（モード1 & 2）、PCI
- インライン（コア制限）、スタッガード（パッド制限）、フリップチップのボンディングに対応
- 信号の完全性、ノイズ分離／生成に対応するバス・インタフェース入出力設計
- 電力管理、データ完全性、キャリブレーション、プリエンファシスなどの高度な機能
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